전자 회로 6 - 연산 증폭기

연산 증폭기 내부

- 차동 증폭기, 전력 증폭기, 푸시폴 증폭기로 구성

- 특징 : 동상신호 제거비, 입력 오프셋 전압, 슬루율로 표현

 

 

연산 증폭기

- 가산, 감산, 미적분 등 수학 연산을 수행하는데 사용되어 연산 증폭기라는 이름을 가지게 됨

- 두 입력 전압을 덧셈, 뺄셈, 미적분 연산을 하여 필터/버퍼 역활 수행 가능한 증폭기 회로

 

 

 

 

연산 증폭기

- 구성 : 차동 증폭기, 전압 증폭기, 푸시폴 증폭기 등

- 기호 : 반전 입력 -, 비반전 입력 +으로 두 입력 단자와 한개의 출력 단자를 가짐.

 

 

이상적인 연산 증폭기

- 전대입C

- 무한이 되야 하는것 : 전압 이득, 대역폭, 입력 임피던스, CMMR(동상신호 제거비)

- 0이 되어야 하는것 : 출력 임피던스

 

실제의 연산 증폭기

- 출력 전압 첨두(최대)값은 두 공급 전압보다 약간 낮음

- 출력 전류도 내부적 한계에 의해 제한

- 매우 높은 전압 이득/입력 임피던스

- 매우 작은 출력 임피던스

 

 

동상 신호 제거비 Common mode Rejection Ration

- 차동 증폭기 : 2개의 입력 신호 차이를 증폭 - 동상 신호는 원치 않음

    => 원치 않는 동상 신호를 제거하는 비율 CMRR

- 이상적인 Op amp에서 CMRR : 동상 신호 이득 0, 단일 입력, 차동 입력에 대해 높은 이득

- 실제 Op amp에서 CMRR : 1보다 작은 동상 이득, 수천 정도 높은 개방 루프 이득

 * 연산 증폭기 개방 루프 이득 Open loop Voltage Gain(A_ol) : 외부 연결이 없을 때 입력 전압에 대한 출력 전압 비

 

 

 

연산 증폭기 파라미터

1) 입력 오프셋 전압 Input Offset Voltage

   - 이상적인 출력 : 두 입력 차 0V, 출력 0V

   - 실제 출력 : 두 입력 차 0V, 두 입력의 V_BE가 약간의 차이나므로 작은 직류 전압 발생

    => 입력 오프셋 전압 V_OS : 차동 출력 0V 하기 위해 입력 단자에 요구되는 차동 직류 전압

2) 입력 바이어스 전류 I_BIAS

   - 증폭기 첫 단을 동작 하기 위한 증폭기 입력 직류 전류

3) 차동 입력 임피던스

 - 반전 입력과 비반전 입력 사이 전체 저항

 -차동 입력 변화에 따라 바이어스 전류 변화를 측정하여 결정

4) 동상 입력 임피던스

  - 각 입력과 접지 사이 저항

  - 동상 입력 전압 변화에 따른 바이어스 전류 변화 값을 측정하여 결정

5) 입력 오프셋 전류 I_OS

  - 이상적인 오프셋 전류 : 같아야 함

  - 실제 입력 오프셋 전류 I_OS = |I_1 - I_2|

  => 높은 입력 임피던스를 통해 흐르는 전류 차이가 실질적인 오프셋 전압 유발

   * 높은 이득/입력 임피던스를 갖는 증폭기는 I_OS가 작아야 함

6) 출력 임피던스

 

7) 주파수 응답

 - 내부 결합 캐패시터가 없어 저주파 응답은 0Hz 가깝게 확장 가능

8) 슬루율

  - 입력으로 스탭 신호가 왔을때 시간에 따른 출력 전압의 최대 변화율

 

 

연산 증폭기 정리

- 차동 신호 증폭이 목적

- 동상 신호 제거비 CMRR : 증폭에 필요하지 않는 신호를 제거하는 비율을 의미하므로 커야함.

- 입력 오프셋 전압 : 두 같은 입력에도 차동 출력이 발생 시 증폭기 내부 구조가 비대칭을 의미

                           => 차동 출력이 0V가 되기 위한 오프셋 전압

- 슬루율 : 연산증폭기 응답 시간